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MAX CPLD Series
MAX V CPLD Features
MAX V CPLDs (1.8 V)
5M40Z
5M80Z
5M160Z
5M240Z
5M570Z
5M1270Z
5M2210Z
LEs
Equivalent macrocells 1
Pin-to-pin delay (ns)
40
32
7.5
80
64
7.5
160
128
7.5
240
192
7.5
570
440
9.0
1270
980
6.2
2210
1700
7.0
User flash memory (Kb)
8
Total on-chip memory (bits) 2
Yes
Yes
Yes
Yes
Yes
Yes
Yes
Internal oscillator
Digital PLL 3
Fast power on reset
Boundary scan JTAG
JTAG ISP
Fast input registers
Programmable register power up
JTAG translator
Real-time ISP
3
3
3
3
3
3
3
3
3
Multivolt I/Os (V)
1.2, 1.5, 1.8, 2.5, 3.3
1.2, 1.5, 1.8, 2.5, 3.3, 5.0 4
I/O power banks
Maximum output enables
2
54
2
54
2
79
2
114
2
159
4
271
4
271
LVTTL/LVCMOS
3
LVDS outputs
32 bit, 66 MHz PCI compliant
Yes
-
Yes
-
Yes
-
Yes
-
Yes
-
Yes
3 4
Yes
3 4
Schmitt triggers
Programmable slew rate
Programmable pull-up resistors
Programmable ground pins
Open-drain outputs
Bus hold
3
3
3
3
3
3
1
2
3
4
Typical equivalent macrocells.
Unused LEs can be converted to memory. The total number of available LE RAM bits depends on the memory mode, depth, and width configurations of the instantiated memory.
Optional IP core. Contact your Altera sales representative for availability.
An external resistor must be used for 5 V tolerance.
40
Altera Product Catalog
?
2013
?
www.altera.com
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